求職議題專區

將負責公司先進汽車級系統單晶片（SoC）設計的DFT（可測試性設計）與DFM（可製造性設計）方法學、設計及實施工作。 此外，入選者也將與設計及版圖（Layout）團隊合作，整合DFT/DFM相關需求。 • SoC測試架構設計 • 支援專案從NPI（新產品導入）到MP（量產）的完整流程（包括測試程序開發、覆蓋率提升、良率改善及成本降低） • 與IP、測試工程師、製程團隊及板級設計團隊合作，滿足CP（晶圓測試）、FT（成品測試）及SLT（系統級測試）的測試要求。

1.PCB電源相關電路設計：負責設計和開發硬體系統架構，包括電路設計、元件評估與選擇、客製化元件規劃、layout review、PI評估等等。 2.系統規格與設計需求收集 3. 系統硬體驗證與測試：功能驗證與電源品質量測。 4. 跨組織合作：與IC design team、system team、SI/PI team與layout team等等合作，完成系統設計、製作與驗證。 5.客戶與相關廠商支援：包含技術文件撰寫、客戶參考設計支援、on site支援等等。

-負責 GPU 相關硬體模組之 microarchitecture 設計、RTL coding、功能整合與設計最佳化。 -依據 GPU architecture/specification，進行硬體設計與 implementation，並兼顧 Performance、Power、Area (PPA) 等設計目標。 -進行設計分析、debug、效能瓶頸分析，以及相關硬體問題之 root cause analysis。 -與 DV 團隊密切合作，進行 verification plan、功能驗證、coverage closure 以及 design issue debug。 -與 GPU Architect / Performance Model 團隊合作，評估架構方案、分析 workload behavior，並進行 microarchitecture 與 performance optimization。 -與 Compiler 團隊合作，理解 shader/compiler workload 特性，協助改善 GPU hardware utilization 與 performance。 -與 Driver 團隊合作，定義硬體與軟體介面、進行 system-level debug，並確保 GPU IP 能順利整合至 SoC platform。

1.Defining architectures of electrical and optical SerDes transceivers that comply with IEEE and OIF standards. Building end-to-end link models covering the TX/RX chain across EIC, optical/fiber channel, and PIC (e.g., MRM, PD), evaluating link budget and signal quality, and conducting simulations for performance benchmarking and sign-off. 2.Developing DSP architectures and algorithms such as calibration and compensation of optical and electrical impairments, synchronization and gain control loops, and adaptive equalizers. 3.Collaborating with circuit, photonics, hardware, and verification teams for product development and ensuring the outcome meets performance and power targets.

我們正在招募數位 IC 設計工程師，參與新世代 GPU IP 的硬體設計與開發。此職位將負責 GPU 核心模組的微架構設計、RTL 實作、功能驗證支援與效能最佳化，並參與從架構定義、設計實作到晶片整合的完整開發流程。 主要工作內容包括： 負責 GPU 相關硬體模組之 microarchitecture 設計、RTL coding、功能整合與設計最佳化。 依據 GPU architecture/specification，進行硬體設計與 implementation，並兼顧 Performance、Power、Area (PPA) 等設計目標。 進行設計分析、debug、效能瓶頸分析，以及相關硬體問題之 root cause analysis。 與 DV 團隊密切合作，進行 verification plan、功能驗證、coverage closure 以及 design issue debug。 與 GPU Architect / Performance Model 團隊合作，評估架構方案、分析 workload behavior，並進行 microarchitecture 與 performance optimization。 與 Compiler 團隊合作，理解 shader/compiler workload 特性，協助改善 GPU hardware utilization 與 performance。 與 Driver 團隊合作，定義硬體與軟體介面、進行 system-level debug，並確保 GPU IP 能順利整合至 SoC platform。 參與 design review、architecture discussion、performance analysis 及跨團隊技術討論。 支援 synthesis、timing、power、DFT 及 physical design 等後端流程，協助設計達成 tape-out requirement。

Role Overview We are seeking two Senior Design Verification Engineers to architect and execute comprehensive verification strategies for our next-generation high-performance SoCs. In this role, you will take technical ownership of IP-level and subsystem-level verification for mission-critical high-speed serial protocols, specifically PCIe and USB. Beyond standard UVM and constrained-random methodologies, you will be a catalyst for modernizing our verification flow—integrating AI/LLM-assisted workflows to accelerate test writing, assertion generation, log triage, and coverage closure. Key Responsibilities 1.Testbench Architecture & Test Planning a. Define, author, and review detailed Verification Plans (vPlans) from architectural and micro-architectural specifications through tape-out sign-off. b. Architect, build, and maintain modular, scalable, and reusable UVM-based testbenches from scratch, including custom drivers, monitors, scoreboards, predictors, and reference models. c. Drive constrained-random test generation, SystemVerilog Assertions (SVA), and functional coverage metrics to achieve 100％ coverage sign-off. 2.High-Speed Subsystem & Protocol Verification a. Lead IP- and subsystem-level verification for PCIe (Gen 4/5/6) and USB (USB 3.2 / USB4 / Type-C) controllers and PHY interfaces (PIPE/UTMI). b. Verify complex protocol dynamics, including: i. Link Training and Status State Machine (LTSSM) transitions and recovery loops. ii. Low-power states (ASPM L0s, L1, L1.1/L1.2, USB U1/U2/U3) and power management handshakes. iii. Equalization, credit flow control, split transactions, packet ordering, and error injection/recovery flows. iv. Integrate and debug industry-standard Verification IPs (VIPs) from leading vendors (Synopsys, Cadence, Avery/Siemens). 3.Automation, Tooling & Infrastructure a. Build scripts for regression health monitoring, automated failure extraction, seed sweeping, and automated coverage report merging. b. Collaborate closely with Design, Emulation, Firmware, and Post-Silicon Validation teams to debug complex system-level failures. 4.AI & LLM-Augmented Verification Workflows a. Actively deploy and refine LLM-assisted techniques to accelerate the DV lifecycle: b. Leverage AI tools to generate boilerplate UVM components, corner-case test vectors, and SVA properties from design specs. c. Implement automated triage agents using LLMs to ingest simulation log files, pinpoint root-cause failure signatures, and summarize crash states. d. Optimize prompt engineering and programmatic interfaces (APIs, CLI scripts) to build reproducible team-wide verification copilots.

1.支援RD環境推動 AI for Infra，將 AI 導入Data Transfer Platform監控、診斷及維運流程自動化，提升服務可靠度與營運效率​。 2.開發、維護 AI 驅動的跨 Domain 資料檢核服務，以可靠資料交換支援全球業務成長。 3.優化既有資料傳輸方案的效能、穩定性、安全性及可擴充性，支援全球資料傳輸需求。

負責客戶專案的管理追蹤與規劃, 協助客戶專案完成產品入庫, 負責與運營商, 局端設備商, 儀表商, 認證實驗室合作 MD 有關的商務與專案進行, 制定客戶專案支持的技術品質規範, 追管 5G ThinMD 營銷推廣有關的問題與效能改進, 開發以上業務相關的支援工具與驗證工具

關於這個角色: 我們正在尋找一位細心、有耐心、且善用數位工具的夥伴，你將主要負責新進同仁報到流程的完整行政處理（報到前、中、後），並協助研發替代役專案的日常營運。 這是一份以行政作業與溝通協調為核心的工作。你可能時常需要進行資料確認、文件整理、系統操作與跨部門往來，也需要耐心面對來自人選與主管的各種疑難雜症。 它不會每天都充滿新鮮感，但如果你享受「把繁瑣流程一件件理順」的成就感，並希望在紮實的 HR 實務中累積經驗，這個職位會很適合你。 核心任務: 1. 新人到職流程管理 你將是新進同仁報到流程的主要行政窗口： • 報到前：主動追蹤並提醒新進同仁準備報到資料，核對文件完整性，即時地回覆人選的諮詢。 • 報到中與報到後：處理入職相關的系統流程與行政手續，確保每位新人資料都合規、流程不卡關。 • 溝通協調：作為新人與用人主管之間的橋樑，協調報到時間、回覆雙方疑問、處理報到前後的各種狀況。 • 合約/數位簽約管理：協助人選進行合約/線上簽約流程，處理簽署過程中的異常狀況（如簽署卡關、資料錯誤、期限追蹤）。 • 外籍同仁支援：偶爾需以外語協助少數外籍夥伴辦理基礎入職行政手續。 2. 研發替代役專案營運 你將負責研發替代役相關的行政與政府公文作業： • 年度員額申報：負責年度研發替代役員額申請、系統操作、與內政部役政署的公文往返。 • 兵役作業日常管理 3. 流程優化 • 我們鼓勵且提供資源讓夥伴運用公司內部的 AI 工具優化重複性作業、整理資料與撰寫文件，這是讓繁瑣工作變得更有效率、也讓你累積個人 AI 應用能力的好機會。

1. Logistics Support for Customer Visits Responsible for arranging meeting room reservations, airport transfers, and daily transportation coordination for customers visiting the headquarters, ensuring all logistical needs are met. 2. Customer Visitor Applications and Reception Assist with the customer visitor application process, provide visitor guidance, and perform reception duties to ensure a positive visitor experience. 3. Onsite Support Handle restaurant reservations and menu coordination, set up meeting rooms, prepare refreshments, welcome guests, deliver lunch boxes, and manage post-meeting clean-up to ensure smooth event operations. 4. Other Duties Perform other related tasks and assignments as directed by the supervisor

在手機SoC平台上，帶領同仁分析及優化遊戲效能，開發優化技術，達到專案目標。 主要工作內容： • 帶領同仁，從遊戲行為分析遊戲性能瓶頸及功耗組成，並透過優化平台軟體調控技術，達到提升Mediatek平台的遊戲體驗的目標 • 帶領同仁，與遊戲工作室合作，透過遊戲行為分析，建議工作室遊戲體驗優化方法 • 帶領同仁，透過軟體調教，達成 Mediatek 及客戶專案遊戲性能功耗的產品目標 具備以下相關工作經驗尤佳： 1. 嵌入式系統的效能、功耗或Thermal溫控分析優化 2. 手機遊戲性能功耗優化或遊戲引擎技術開發優化

1. RF IC circuit block verification and debug. 2. RF sub system verification and debug. 3. RF EVB design 4. RF ATE development. 5. RF calibration algorithm verification. 6. MP/FT support. 7. RMA support.

射頻系統應用工程師 (RF System Application Engineer - Mobile ) -架構設計與驗證：負責手機 Mobile射頻系統（RFFE）設計、阻抗匹配與 3GPP 規範驗證。 -Layout 與系統除錯：主導 RF Layout 審查，負責系統級 De-sense、EMI/RFI 排查與效能調校。 -校準與自動化：制定量產射頻校準流程，開發 自動化測試腳本。 -客戶支援：協助客戶 Design-in 與量產問題排除。

1. 射頻IC電路驗證與測試相關PCB設計驗證 2. 射頻IC系統的驗算法的整合與表現驗證 3. 自動化流程規劃與相關程式設計(Matlab, python, labview) 4. AI 輔助量測流程優化

團隊與定位: RF System Verification 工具鏈工程師 — 負責 5G / NTN / 6G 自動化驗證工具鏈開發，涵蓋測試自動化、系統分析與 Web 數據可視化，支撐各射頻（RF）團隊驗證需求。迎接 NTN 落地與 6G 佈局，尋找對通訊工具開發充滿熱忱的工程師加入。 工作內容: 1. 開發並維護自動化驗證工具鏈（含測試流程自動排程、報告產出） 2. 設計與實作 Server 端服務、Web 數據檢索與可視化系統 3. 基於射頻團隊需求，定制開發分析與診斷工具 4. 開發高階儀器控制與待測物（DUT）端控制邏輯 5. 參與 AI Agent 導入工作流之工程實作（測試決策、日誌分析、需求追蹤等）

1. 主要負責Linux及Android嵌入式系統GPU及Graphics相關軟體模組的開發與整合 2. 軟體模組涵蓋Firmware、Driver及Middleware 3. 與跨部門團隊協作，參與軟體設計、實作、問題分析與除錯 4. 持續優化系統效能與穩定性，提升產品競爭力

1. 負責評估套件(EVKs)的規格與電路/PCB佈局設計,讓客戶能充滿信心地評估並採用我們的晶片。 2. 協同參與電源設計,從定義需求到開發並驗證電源電路。 3. 為全球客戶專案提供技術支援,從設計導入(design-in)一路到量產 4. 進行垂直市場調查與競品標竿分析,以協助形塑產品策略,強化市場定位

我們是6星集按摩會館，專注提供腳底按摩、全身按摩、全身油推、拔罐及刮痧等養身服務，目前於全台設有3家按摩會館，致力於提供專業、安心且高品質的休閒服務。 工作內容： 1. 熟悉並執行會館日常營運流程，包括櫃檯接待、顧客服務、環境維護及現場作業管理。 2. 協助現場人員排班、工作分配、出勤管理及服務流程執行，確保會館營運順暢。 3. 掌握每日營運數據，包括來客數、營業額、服務項目及顧客回饋，定期彙整並提出改善建議。 4. 協助處理顧客需求與客訴案件，維持服務品質，並依公司規範落實現場管理及安全作業。 歡迎具備責任感、溝通協調能力及服務熱忱的人才加入6星集，與團隊共同提升會館營運效率與顧客體驗。期待您的履歷投遞，加入我們的專業服務團隊。 福利 - 月休八天，採排休制 - 員工及親屬按摩享員工優惠價 - 年度國內外旅遊

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