台大就業專區

助理工程師：負責執行電梯保養及維護、更新等作業。 具電梯維保經驗者，有經驗者薪資另從優辦理。

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1.協助部門表單KEY IN(客戶關係系統維護) 2.櫃台總機電話接聽、客戶接待 3.銷項發票開立、應收帳款追蹤 4.零用金資料申請及傳票建立作業 5.使用合格證申辦 6.合約書製作 7.主管交辦事項

按標準流程施行電梯安裝作業及現場安全維護 1.配合加班 2.須配合公司調動及出差 3.學歷不拘 無經驗可，具有升降機技術士資格佳。

你考取了普通重型機車駕照 但沒有機車可以騎 你想要有保障的工作環境 薪資福利穩定收入 你擔心萬一遇到了問題 沒有勞健保可以幫忙 你想要有更多的員工福利 但發現只有基本工資了無生趣 在這裡~ #我們提供完善的教育訓練及彈性的排班 讓你兼顧課業及正職工作 #我們提供優質的津貼福利 讓你工作與生活一樣幸福 〔工作內容/工作時段〕 。依據訓練標準程序製作餐點；櫃台/外送服務、門市環境清潔維護(騎乘公司提供之外送車) 。可於各班別中任選4-6小時彈性排班 〔薪資福利〕 ★ 津貼福利 ◆ 外送：$10-14/每趟次；外送趟次越多賺越多 ◆ 考核：每通過一站別考核即可為自己加薪($2/時) ◆ 值班津貼：每小時40元(晉升幹部後) ◆ 健檢：任職滿一年起，公司提供年度健檢照顧你的健康 ◆ 保險：除勞、健、勞退外，公司更為你投保團保維護你的安全 ◆ 員工用餐折扣：每月任職滿50小時，即享有乙次員工折扣優惠85折簡訊，除了自用也能分享給親友共享唷 ◆ 生日/節慶禮卷： 你生日我慶祝，生日當月我們提供你品牌禮卷 讓生日更有溫度 你過節我共歡，重要節慶我們提供你福利禮券 好好與家人歡慶 你旅遊我贊助，每年職福會提供你旅遊津貼 好好享受幸福人生

我們是一家專注於綜合商品批發的公司，致力於提供多樣化商品與優質服務，滿足廣大消費者的需求。我們的客群涵蓋線上零售平台客戶以及個人消費者，以高效率的物流及出貨流程為核心價值。 工作內容: 1. 根據訂單需求執行商品撿貨與具體核對，確保準確無誤。 2. 運用適當的包裝方式進行商品包裝，確保出貨商品符合品質標準。 3. 協助商品上下架作業，保持倉儲物品的準確及有序管理。 4. 定期清點倉庫商品，記錄庫存數據，確保庫存信息的精確性。 5. 維持工作場所的整潔，包括倉庫區域及工具設備的日常清潔與整理。 6. 配合發貨時程及配送安排，高效率完成出貨相關工作。 7. 遵守公司安全規範，確保工作環境和操作安全。 其他在工作上需要的條件： 1. 個性細心且樂於學習，能在細節上展現高標準。 2. 具責任感和工作態度，主動負責分配的任務。 3. 良好的人際溝通能力，能與團隊成員和諧共事，共同完成目標。 4. 面對問題具備解決能力，能迅速回應並處理突發狀況。 我們期待有熱忱又認真的你加入這個團隊，與我們一同致力於高效的網購出貨服務！歡迎投遞履歷，成為我們的一員，共同創造卓越的消費體驗！

1.CNC上、下料及產線作業 2.會使用Mastercam尤佳 3.可配合產線加班者尤加 4.具有相關工作經驗者，薪資待遇可另外商議

🔥【50嵐太平中山店｜晚班工讀生｜上班時間：18:00～22:00｜時薪196元↑】🔥 ✨ 晚班時段好安排 × 工時不長負擔低 × 歡迎加入我們一起成為夥伴 ✨ 【你會愛上的理由】🌟 🌟 晚上時段，白天有課或有事都能安排 🌟 一天約4小時，兼職做起來比較不累 🌟 工作內容單純，有人帶著做，很快能上手 🌟 門市環境單純，穩定長期配合沒問題 【工作內容】 1️⃣ 飲料調製、泡茶 2️⃣ 櫃台點單與收銀 3️⃣ 基本顧客服務 4️⃣ 門市環境整理 5️⃣ 須配合鄰近地區外送 【職務要求】 💼 高中職以上 💼 需具備機車駕照（輕型或普通重型） 💼 願意學習、配合門市運作 💼 可長期配合佳 📌【工作時間】🕒 18:00～22:00 📌【工作地點】📍台中市太平區中山路四段206號 【福利制度】 🎁 勞保、健保、勞退6％ 🎁 加班費依法給付 🎁 依表現調整薪資 【應徵方式】 📩 聯絡人：店長 📩 可直接攜帶履歷至門市面試 📩 線上主動投遞履歷表，合適者主管會主動電洽約面試 👉 想找一份時間剛好、負擔不重的兼職嗎？這個晚班很適合你！ 🔥 現在就投遞履歷卡位，加入我們團隊 🔥

工程師：負責執行電梯保養及維護、更新等作業。 月薪34,000~50,000，具有升降機相關技術士證照、電梯維保經驗者，有經驗者薪資另從優辦理。

助理工程師：負責執行電梯保養及維護、更新等作業。 具電梯維保經驗者，有經驗者薪資另從優辦理。

工作項目： SSD專案 Leader，帶領團隊開發 SSD產品。 應徵條件： 1. 碩士以上; 電機工程、電信工程、電控工程、電子工程相關科系畢業為主。 2. 具5年以上相關工作經驗： (1) 精通 SATA interface protocol. (2) 精通 PCIe interface protocol. (3) 精通 NAND flash protocol. (4) 精通 LDPC演算法。 (5) 精通 Digital design流程或具其他相關經驗者為佳。

Key qualifications: 1. MS degree or above with EE or CS background 2. Familiar with SystemVerilog and Verilog 3. Exposure to OVM/UVM/VMM methodology 4. Exposure to constrained-random based verification environment 5. Exposure to create coverage model and drive coverage closure in including code/functional coverage. 6. Be able to develop a test bench from scratch 7. Hands on working experience on unit/block/full-chip level verification 8. Good communication skill 9. Leadership/management experience is a plus. Job descriptions: 1. Plan the verification strategy for SOC projects 2. Hands-on verification task of some of the units 3. Work closely with the design teams. 4. Drive the verification team, problem-solving on day-to-day works 5. Provide the measurable metrics for project leads and upper management. 6. Bug/coverage trend identification. Foresee the possible issues and plan for them. (MD17C0031)

工作項目： SoC Physical Design 應徵條件： 1. 碩士以上;電機工程、電子工程、資訊工程相關科系畢業為主。 2. 具0年以上或2至3年相關經驗者為佳。 (MD1840015)

工作項目： Flash controller電路開發 應徵條件： 1. 碩士以上;電機工程、電信工程、資訊工程相關科系畢業為主 2. 具2年以上數位IC設計相關經驗者為佳 (MD1880018)

工作項目： Design block integration / clcok-gen structure design / synthesis / timing analysis / LEC / scan-insert. 應徵條件： 1. 碩士以上; 電機工程、電信工程、電子工程、資訊科學等相關科系畢業為主。 2. 具2年以上 SoC整合或 synthesis/sta等相關經驗者為佳。

工作項目： 1. 開發FTL與客戶客製化需求。 2. 支援新NAND開發。 3. 支援客戶量產問題。 應徵條件： 1. 碩士以上; 電機工程、電子工程、資訊工程相關科系畢業為主。

工作項目： 1. SOC integrator! A challenging job for integrating the designs from over 100 digital designers and tens of analog designers. A challenging job of using deep submicron process. 2. Building & Improving the standard environment for digital designers to run front-end flow, such as synthesis, STA analysis, linting, and so on. 3. Cooperating with APR designers for backend timing closure. 4. Block / Whole-Chip CTS (Clock-tree Synthesis) analysis and improvement. 應徵條件： 1. 碩士以上; 電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學、動力機械、自動控制、通訊工程等相關科系畢業為主。 2. 熟悉 verilog, verdi, STA, synthesis. 3. 具 CTS(Clock tree synthesis) Design/Debug經驗者尤佳。 4. 會寫 script如 perl者更佳。 5. 具六年以上相關工作經驗。