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工作項目： 1. Responsible for ASIC Backend / Physical Implementation, including floorplan, power plan, physical synthesis, clock tree synthesis, routing, si, DFM, DRC/LVS in both hierarchical and low power designs. 2. Responsible for Physical Design flow research, development and automation. 應徵條件： 1. 大學以上電機資訊相關科系畢 2. 熟悉 IC 後段設計流程, 具相關 APR 經驗者佳. 3. 對於開發及推廣 Physical Design Flow 有興趣者. 4. 熟悉相關 tools(Astro, Encounter, IC Compiler)者尤佳 5. 具程式設計(TCL,Perl,C/C++)能力者佳。

Key qualifications: 1. Master degree or above with EE or CS background 2. Familiar with SystemVerilog and Verilog 3. Exposure to OVM/UVM/VMM methodology 4. Exposure to constrained-random based verification environment 5. Exposure to create coverage model and drive coverage closure in including code/functional coverage. 6. Be able to develop a test bench from scratch Preferred qualifications: 1. Familiar with PCI/USB/SATA/Serdes 2. Familiar with Bluetooth 3. Familiar with SOC bus fabric and AXI/AHB/OCP bus protocols 4. Familiar DDR2/3/4 5. Familiar with any type of flash memory 6. Familiar SVA 7. Familiar Formal verification methodology 8. Experience of writing bootloader for ARM/MIPS CPUs 9. Perl/Python experience Job descriptions: 1. Test plan creation 2. Develop testbench, test cases, reference model, coverage model and regression suite 3. Run RTL and gate level simulation, debug failures, manage bug tracking 4. Drive and achieve coverage closure (MD17C0031)

Key qualifications: 1. MS degree or above with EE or CS background 2. Familiar with SystemVerilog and Verilog 3. Exposure to OVM/UVM/VMM methodology 4. Exposure to constrained-random based verification environment 5. Exposure to create coverage model and drive coverage closure in including code/functional coverage. 6. Be able to develop a test bench from scratch 7. Hands on working experience on unit/block/full-chip level verification 8. Good communication skill 9. Leadership/management experience is a plus. Job descriptions: 1. Plan the verification strategy for SOC projects 2. Hands-on verification task of some of the units 3. Work closely with the design teams. 4. Drive the verification team, problem-solving on day-to-day works 5. Provide the measurable metrics for project leads and upper management. 6. Bug/coverage trend identification. Foresee the possible issues and plan for them. (MD17C0031)

工作項目： SoC Physical Design 應徵條件： 1. 碩士以上;電機工程、電子工程、資訊工程相關科系畢業為主。 2. 具0年以上或2至3年相關經驗者為佳。 (MD1840015)

1. 建立IC設計後段驗證流程，並撰寫自動化程式。 2. 建立並維護DRC/LVS/SVS/LVL/ERC/PERC相關檔案及流程。 3. 分析並解決PV相關問題。 應徵條件： 1. 碩士以上；電機、電機與控制、電信、電子、資工、資訊相關科系畢業為佳。 2. 無經驗可；具相關工作經驗者佳。 3. 熟悉 Linux工作環境以及 TCL/shell script. 4. 熟悉 Calibre(含TVF及SVRF)或 ICV. 5. 熟悉 FinFET或 BCD製程為佳。

工作項目： Design block integration / clcok-gen structure design / synthesis / timing analysis / LEC / scan-insert. 應徵條件： 1. 碩士以上; 電機工程、電信工程、電子工程、資訊科學等相關科系畢業為主。 2. 具2年以上 SoC整合或 synthesis/sta等相關經驗者為佳。

工作項目： 1. SOC integrator! A challenging job for integrating the designs from over 100 digital designers and tens of analog designers. A challenging job of using deep submicron process. 2. Building & Improving the standard environment for digital designers to run front-end flow, such as synthesis, STA analysis, linting, and so on. 3. Cooperating with APR designers for backend timing closure. 4. Block / Whole-Chip CTS (Clock-tree Synthesis) analysis and improvement. 應徵條件： 1. 碩士以上; 電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學、動力機械、自動控制、通訊工程等相關科系畢業為主。 2. 熟悉 verilog, verdi, STA, synthesis. 3. 具 CTS(Clock tree synthesis) Design/Debug經驗者尤佳。 4. 會寫 script如 perl者更佳。 5. 具六年以上相關工作經驗。

工作項目： 1. Finding solutions for creative applications. 2. RTL coding for function implementation, including simulation. 3. Discuss function spec with system designer 4. Architecture planning for circuit design. 5. Completing front-end design flows, such as synthesis, linting, asynchronous checking, STA and so on. 應徵條件： 1. 碩士以上; 電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學、動力機械、自動控制、通訊工程等相關科系畢業為主。 2. 經驗不拘，具二年以上相關工作經驗者尤佳。 3. 對所有視覺相關產品有熱情、有想法。 4. 熟悉以下 HDL/Tool(愈多項或單項愈熟尤佳)： verilog, verdi, LEC, linting, perl, synthesis, static timing analysis, Clock tree architecture. 5. 對以下領域有了解更佳(不必全部)： 5.1 Video codec(AVS3, AV2, VP9, HEVC, H.264, and etc.) 5.2 High speed interface, such as HDMI, DDR, USB, and so on. 5.3 Image/Video processing. 5.4 CPU, GPU, and NPU.

工作項目： 韌體撰寫及解決客戶問題 應徵條件： 1. 碩士以上;電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學、動力機械、自動控制、通訊工程相關科系畢業為主 2. 熟悉 C語言 3. 熟悉 Orcad

工作經驗：3年以上 工作項目： 1. Standard Cell Library 支援與維護。 2. NVM (eFuse, OTP, eFlash) IP 支援與維護。 應徵條件： 1. 碩士及以上電機、資訊相關科系畢業。 2. 熟悉 Verilog語法與RTL Synthesis及Simulation 等相關數位IC Design Flow者佳。 3. 有Standard Cell Library、Memory Compiler及 NVM相關經驗者佳。 4. 有矽智財管理或合約管理相關經驗者佳。

工作項目： 1. Physical implementation. 2. Hierarchical floorplan. 3. Auto Place&Route. 4. Clock tree synthesis. 5. signal integrity analysis. 6. static timing analysis. 7. dynamic power analysis. 8. physical verification. 9. APR flow development. 應徵條件： 1. 碩士以上; 電機工程、電子工程、資訊工程、資訊科學相關科系畢業為主。 2. 熟悉 Synopsys EDA tool, Cadence EDA tool, Mentor Graphic tool, C/C++/perl/tcl. 3. 熟悉 SunOS, Solaris, Windows. 4. 無經驗可，惟具 EDA tool development, IC Physical implementation, IC digital design and APR相關經驗者尤佳。

工作項目： 1. RF系統驗證/模擬。 2. HFSS模擬。 3. Serdes系統驗證/模擬。 4. Jitter Budget分析。 5. RF System Algorithm & Calibration開發。 6. 自動化程式開發。 應徵條件： 1. 碩士以上; 電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學、自動控制、通訊工程相關科系畢業為主。 2. 熟悉 C, matlab, ADS, HFSS, SystemVue. 3. 熟悉 scope, specturm, signal generator. 4. 具1年以上下列相關經驗者為佳。 (1) 熟悉 RFIC驗證流程。 (2) 孰悉 RFIC架構。 (3) 具備 RF儀器使用知識。(spectrum/VSA/signal generator) (4) 具通訊系統概念。 (5) 具高頻訊號設計概念。 (6) 有 HFSS/ADS/systemVue使用經驗。

誠徵：理貨送貨司機（兼職）🙋 薪資：計時200起 需求：自備有效期內手排車駕駛證 工作內容：載海鮮、外送服務、協助現場任何工作狀況

台化連鎖藥局 ★到職滿3個月 即享有銷售獎金 團體獎金以及不定期加碼銷售獎金 ★到職滿3個月以上 挑戰月薪40k起 在台化~您有無限的可能 ▲工作內容 1.協助店內事務並服務客人 2.商品陳列及盤點管理 3.銷售商品. 4.協助健保處方文書處理及相關申報之業務

【聚 日式鍋物】聚在一起，煮出你的職場溫度！ 我們以日式湯鍋為媒介，打造溫馨相聚的用餐體驗。在聚的團隊中，我們也同樣注重團隊協作與相互支持，你將不僅感受到家的溫暖，還能找到屬於你的職場歸屬感。 【工作內容】廚藝計時人員 協助各項餐點製作、內場相關事務等 為顧客呈現安心且高品質的用餐享受 【工作時段】(依營運需求彈性排班,工作時間面試詳洽) ◎ 全日班-1名 (10:00~14:00 及 16:30~21:30) ◎ 假日班-0名 (10:00~14:00 及 16:30~21:30) ◎ 早班-0名 (10:00~14:00) ◎ 晚班-0名 (16:30~21:30) 【福利亮點】 1.入職即享有：集團用餐八折優惠 2.薪資最優勢：月績效獎金、年終獎金 3.同仁最滿意：國外旅遊、免費供餐、三節禮券 4.培訓最專業：系統化培訓課程、線上學習平台

【聚 日式鍋物】聚在一起，煮出你的職場溫度！ 我們以日式湯鍋為媒介，打造溫馨相聚的用餐體驗。在聚的團隊中，我們也同樣注重團隊協作與相互支持，你將不僅感受到家的溫暖，還能找到屬於你的職場歸屬感。 【工作內容】大廳計時人員 協助現場顧客服務、外場營運協助等 讓每位顧客都能感受到有溫度的用餐體驗 【工作時段】(依營運需求彈性排班,工作時間面試詳洽) ◎ 全日班-名 (10:30~14:30 及 17:00~22:00) ◎ 假日班-名 (10:30~14:30 及 17:00~22:00) ◎ 早班-名 (10:30~14:30) ◎ 晚班-名 (17:00~22:00) ※晚上11點後的班別將另外提供【夜班津貼】 【福利亮點】 1.入職即享有：集團用餐八折優惠 2.薪資最優勢：月績效獎金、年終獎金 3.同仁最滿意：國外旅遊、免費供餐、三節禮券 4.培訓最專業：系統化培訓課程、線上學習平台

工作項目： 1. Audio post-processing performance tuning. 2. Audio fine tuning for acoustic performance optimization. 3. Familiar with audio acoustic and electrical characteristic measurement and data analysis. 4. Application for acoustic performance improvement. 應徵條件： 1. 碩士以上; 電子、電機、資工等相關科系畢業為主。 2. 具下列任一條件者佳： (1) 具有音訊處理相關演算法經驗或濃厚興趣者。 (2) 熟悉錄音工程與播放工程者。 (3) 熟音訊編解碼理論者。 (4) 熟語音訊號處理者。 (5) 熟語音降噪、AEC、麥克風陣列者。 (6) 熟 DSP 與音訊處理者。 (7) 熟語音辨識演算法者。

• Working with design, and architecture teams to define power targets. • Identifying opportunities for power optimization in existing design, and new power saving features, • Defining power optimization solutions.

1.協助設計師處理各項事務與交辦事宜 2.熟悉繪圖軟體(Auto cad. Sketch up)裝修施工圖面繪製 3.現場丈量. 放樣 4.記錄客戶需求處理 5.需自備筆電. 交通工具 6.門市客戶接待 7.店內環境清潔打掃 8.工作態度積極 9.月休8天

顧客接待與帶位服務 1. 負責顧客迎賓、接待、帶位及座位安排。 2. 協助確認訂位資訊、人數、用餐需求及特殊備註。 3. 主動關心顧客需求，提供親切、自然且專業的服務。 4. 協助團體客、散客及候位顧客之現場動線安排。 5. 維持入口、候位區與用餐區之接待秩序。 送餐與桌邊服務 1. 協助顧客介紹餐點、鍋物、特色料理、飲品及店內推薦品項。 2. 協助送餐、上菜、補湯、撤盤、加點及桌邊服務。 3. 注意顧客用餐狀況，適時提供協助。 4. 與內場、吧檯及收銀人員保持良好溝通，確保出餐與服務流程順暢。 環境整理與清潔維護 1. 負責餐桌、椅子、地面、餐具區、醬料區及用餐環境整理。 2. 協助翻桌、收桌、擦桌、擺設餐具與補充備品。 3. 維持外場公共區域整潔，包括入口、走道、廁所周邊及顧客動線。 4. 協助開店前準備與打烊後清潔收尾。 5. 確保用餐環境符合店內整潔與服務標準。 客訴與顧客需求協助 1. 協助處理顧客現場疑問、餐點需求、服務反映及簡易客訴。 2. 遇到餐點異常、服務爭議或顧客不滿時，需立即回報主管。 3. 協助主管進行補救服務與後續處理。 4. 維持禮貌、耐心與穩定態度，避免現場衝突擴大。 5. 將顧客常見意見回饋給主管，協助店內持續改善。 6. 團隊支援與其他交辦事項 1. 配合假日、連假、團體客及旺季營運需求。 2. 協助補充餐具、醬料、紙巾、菜單及外場備品。 3. 協助大型訂位、團體客、活動餐會或特殊接待需求。 4. 與內場、吧檯、門市及主管保持良好合作。 5. 完成主管交辦之其他外場相關工作。 福利：三節禮品、生日禮金、員工旅遊、供二餐、提供宿舍（無租金，僅需均攤每月水電費用）、績效獎金（依公司營運狀況發放）