交大專區

1.流行趨勢與品牌市調分析。 2.客戶來樣分析設計/打色 3.具基礎色彩美學尤佳

※本工作需配合台灣電力公司電力修護處南部分處-至各發電廠(如有跨縣市會有額外差旅津貼) ※工程期間需配合台灣電力公司各電廠之上班時間，原則上為星期一至星期五 上午8:00～下午4:30 (中午休息30分鐘) 星期六為休假日，需視電廠維修工程進度配合加班。 (需配合台灣電力公司各電廠工作進度輪班、加班；加班費及休息日出勤比照勞基法規定，原則上每月可加滿至45小時)

【用邏輯解構複雜業務，用規格串聯技術藍圖，成為驅動卓越系統的關鍵大腦！】 核心技術關鍵字 ｜ SA · RESTful API · UML · Flowchart · ER Diagram · Wireframe · Postman · Microservices 你將會是把商業藍圖轉化為技術現實的「核心大腦」！ 我們正在尋找具備嚴謹邏輯思考、能將複雜業務場景解構為清晰架構的「系統分析師（SA）」。 ◆ 你將在團隊參與 ◆ 1. 與客戶/內部利害關係人進行需求訪談，釐清問題與目標。 2. 進行需求分析並撰寫需求規格書、流程圖、Use Case等文件。 3. 協助定義系統範圍、功能優先順序、驗收條件與變更管理。 4. 與SD/開發及測試團隊協作，確保需求可落地並維持一致性。 5. 參與專案會議，彙整議題與決議，追蹤待辦與風險。

1. 永豐銀行持續拓展國際財富管理業務，邀請對金融科技及系統開發有熱忱的人才加入團隊。 2. 採用全球私人銀行及財富管理領域廣泛使用的核心系統, Avaloq及Temenos TAP+(WSFO). 3. 主要工作內容： 財富管理系統功能開發及維護 業務需求分析與系統設計 系統測試及版本部署 API及周邊系統整合開發 系統問題分析與排除 新技術研究與導入 4. 無 Avaloq／TAP+(WSFO) 經驗可 5. 提供完整教育訓練與師徒制度 6.接觸國際級財富管理與私人銀行系統 7.歡迎 Java、Oracle、Linux 工程師加入

1.金融新興應用技術導入，解決方案架構規劃與POC選商驗證 《資訊管理人員》資訊安全科技、資訊安全技術評估與規劃、資訊安全維運作業、原始碼掃描(有程式撰寫經驗尤佳)

中租能源為中租集團旗下綠能事業，目前已建置超過 4,000 座太陽能電廠，深耕太陽能電廠投資與開發，並持續布局儲能及多元能源事業。 §工作內容： 1. 負責表前／表後儲能案場營運管理，包含專案監控、品質管理及風險控管等作業。 2. 維運及代操合約議定，並辦理相關費用結算作業。 3. 追蹤儲能相關法規、制度及市場發展動態。 4. 擔任內、外部單位（台電、政府機關、EPC 廠商等）溝通協調窗口。 5. 協助儲能專案營運流程執行及相關管理作業。 §獎酬與福利 完善薪酬制度，享年終分紅、變動獎金及節金。 優於法令特休天數、生日福利(生日假和生日禮金)及員工旅遊補助 。 久任福利(久任服務假和紀念金章) 及員工持股信託。 §健康與成長 完善保險制度及定期健康檢查，守護同仁身心健康。 提供彈性工時、企業托育服務及婚喪、生育、子女教育等多元補助。 提供線上學習平台及進修補助，鼓勵持續學習與專業成長。 更了解中租能源及人才培育計畫：「綠金人才養成計畫」http://www.chailease.com.tw/edm/GFTP/ 中租人才招募網：https://www.hr5871.chailease.com.tw/

§工作內容： 1. 負責系統維護、問題排除及功能優化。 2. 維護既有平台功能，依需求進行功能開發及調整。 3. 進行系統串接及資料庫維護，確保平台資料正確與穩定運作。 4. 擔任系統窗口，與使用者進行需求溝通及確認。 *需具備 C#(.NET Core／.NET 6+)開發能力，熟悉 MS SQL Server資料庫* §獎酬與福利 完善薪酬制度，享年終分紅、變動獎金及節金。 優於法令特休天數、生日福利(生日假和生日禮金)及員工旅遊補助 。 久任福利(久任服務假和紀念金章) 及員工持股信託。 §健康與成長 完善保險制度及定期健康檢查，守護同仁身心健康。 提供彈性工時、企業托育服務及婚喪、生育、子女教育等多元補助。 提供線上學習平台及進修補助，鼓勵持續學習與專業成長。 中租人才招募網：https://www.hr5871.chailease.com.tw/

1.現場配線.組裝.包裝作業 2.主管交辦事項 3.有相關證照或相關經驗者佳

RTL coding - Required • Proficient in SystemVerilog and Verilog HDL for synthesizable RTL精通 SystemVerilog 和 Verilog HDL，能夠寫出可綜合的 RTL 程式碼 • Solid understanding of synchronous design, clocking, and reset strategies紮實的同步設計、時脈控制與重設策略知識 • Experience with clock domain crossing (CDC) techniques and metastability handling具備時脈域交叉 (CDC) 技術與亞穩態處理經驗 • FSM coding, pipelining, and retiming for timing closure熟悉有限狀態機 (FSM) 編碼、管線和時序重整化以實現時序收斂 • Familiarity with low-power techniques: clock gating, isolation cells, retention flops熟悉低功耗技術：時脈門控、隔離單元、保持觸發器 • Writing RTL that meets area, power, and performance (PPA) targets能夠編寫滿足面積、功耗和效能 (PPA) 目標的 RTL 程式碼 Microarchitecture - Required • Ability to implement designs from a microarchitecture specification能夠根據微架構規範實現設計 • Working knowledge of AMBA protocols: AXI4, AHB-Lite, APB熟悉 AMBA 協定：AXI4、AHB-Lite、APB • Understanding of data path design, FIFOs, arbiters, and flow control logic理解資料通路設計、FIFO、仲裁器和流控制邏輯 • Familiarity with SoC integration concepts: interrupts, address maps, register files熟悉 SoC 整合概念：中斷、位址對映、暫存器文件 • Experience writing or contributing to microarchitecture specification documents具備編寫或參與微架構規範編寫的經驗文檔 Functional verification Required • Experience writing directed and self-checking RTL testbenches in SystemVerilog具備使用 SystemVerilog 撰寫定向與自我檢測 RTL 測試平台的經驗 • Familiarity with UVM methodology; ability to develop UVM agents or sequences熟悉 UVM 方法論；能夠開發 UVM 代理或序列 • Able to interpret coverage reports and drive functional coverage closure能夠解讀覆蓋率報告並推動功能覆蓋率的收斂 • Experience using simulation tools (VCS, Questa) for debug and regression具備使用模擬工具（VCS、Questa）進行調試和回歸測試的經驗 • Exposure to formal property verification (assertions, assumptions, cover points) 熟悉形式化屬性驗證（斷言、假設、覆蓋點） Design sign-off - Required • Reading and interpreting STA reports; understanding setup/hold slack and critical paths能夠閱讀和解讀 STA 報告；理解建立/保持時間裕量和關鍵路徑 • Awareness of CDC and RDC lint checks; able to resolve common violations了解 CDC 和 RDC 代碼檢查；能夠解決常見違規問題 • DFT awareness: scan chain insertion, test mode design considerations了解 DFT：掃描鏈插入、測試模式設計注意事項 • Ability to work with PD feedback and make RTL changes to resolve place-and-route issues能夠根據 PD 回饋進行 RTL 修改，以解決佈局佈線問題

職責要求 RTL Coding Required • Expert-level SystemVerilog / Verilog HDL for synthesizable RTL精通 SystemVerilog/Verilog HDL，能夠寫出可綜合的 RTL 程式碼 • Deep understanding of clocking, reset strategies, and clock domain crossing (CDC) 深入理解時脈、重設策略和時脈域交叉 (CDC) • Proficient in finite-state machine (FSM) design and pipeline microarchitecture精通有限狀態機 (FSM) 設計與管線微架構 • Low-power design techniques: clock gating, power gating, multi-Vt, retention flops低功耗設計技術：時脈門控、電源閘控、多閾值電壓 (Vt)、保持觸發器 • Experience coding to timing closure constraints and meeting PPA targets具備根據時序收斂限制進行編碼並達到 PPA 目標的經驗 Microarchitecture Required • Ability to own microarchitecture spec from concept to sign-off能夠獨立完成從概念到最終定稿的微架構規範 • Strong grasp of on-chip interconnects: AXI4, AHB-Lite, APB, TileLink, CHI/ACE精通片上互連：AXI4、AHB-Lite、APB、TileLink、CHI/ACE • Cache coherency, memory subsystem, and NoC design experience具備快取一致性、記憶體子系統和片上網路 (NoC) 設計經驗 • Skilled in defining and documenting microarchitecture specification documents能夠定義和編寫微架構規範文檔 • Ability to drive design partitioning and IP integration at SoC level能夠在 SoC 層級推動設計劃分和 IP 集成 Functional Verification Required • Familiarity with UVM / OVM testbench methodology熟悉 UVM/OVM 測試平台方法 • Ability to write self-checking RTL testbenches能夠撰寫自我檢測測試RTL 測試平台 • Coverage-driven verification planning and closure覆蓋率驅動的驗證規劃與收尾 • Experience with formal property verification (JasperGold, VCFormal) 具備形式化屬性驗證經驗（JasperGold、VCFormal） Design Sign-off Required • Static timing analysis (STA) review and ECO coordination靜態時序分析 (STA) 審查和工程變更協調 • CDC / RDC lint and equivalence checking (Conformal, Spyglass) CDC/RDC 程式碼檢查和等效性檢查（Conformal、Spyglass） • DFT-aware design: scan insertion, BIST, JTAG / boundary scan考慮可設計性的設計：掃描插入、BIST、JTAG/邊界掃描 • Familiarity with PD handoff flow and P&R feedback loops熟悉 PD 交接流程和佈局佈線回饋迴路 Technical Leadership Required • Lead a team of 4–10 RTL designers across one or more IP blocks領導一個由 4-10 位 RTL 設計師組成的團隊，負責一個或多個 IP 模組 • Define and enforce RTL coding guidelines and review standards制定並執行 RTL 編碼規範和審查標準 • Mentor mid-level and junior engineers; conduct technical career development指導中級及初級工程師；進行技術職涯發展規劃 • Drive design schedule, milestone tracking, and risk identification推動設計進度、里程碑追蹤和風險識別 • Interface with DV, DFT, PD, and software teams — own design integration與設計驗證 (DV)、測試驗證 (DFT)、產品開發 (PD) 和軟體團隊對接—負責設計集成 • Represent RTL design in architecture reviews and cross-functional meetings代表 RTL 設計參與架構評審與跨職能會議 任職資格 • B.Sc in Electrical / Electronic Engineering or Computer Engineering; M.Sc preferred • 3 or more successful ASIC tapeouts in a lead or senior contributor role • Excellent written and verbal communication — able to author clear micro-arch specs • Comfortable driving cross-team technical decisions under schedule pressure • Strong debugging mindset: able to root-cause simulation failures and silicon bugs

1.水電工程設計承包、修改，維護保養 2.工廠駐廠維修、保養 3.低壓動力-照明設計工程及維護保修 4.高壓設計工程，弱電工程及自動控制工程維護保養 5.消防電、水管，泵浦及冷凍空調維護保養。馬達保養，軸承更換校正定位維修 6.給排水、汙水設計及截油槽設備工程及維護 月休8天，年終獎金、勞健保、勞保、團保、聚餐

1.電腦彙整工地查驗相關資料協助彙整文件，並管理相關文件與檔案 2.協助相關週報 3.協助製作工程樣品，並管理之 4.工地之清潔管理 5.主管交辦事項 6.上班地點會依專案分派 **有寫過工地的企畫書)**

陳詩允老師實驗室 誠徵研究助理 2 名 工作內容： 我們利用微生物學和生物工程研究細菌對抗其他細菌或噬菌體的分子機制，藉此了解細菌是如何在數十億年演化的洪流中存活下來！實驗室剛獲得多年期中研院和國科會計畫，目前許多超有潛力的有趣題目期待跟您一起探討！詳細研究內容依助理的興趣和未來方向來調整，歡迎同學來信討論工作內容～ 應徵資格： 1. 具有生命科學相關學士或碩士學位 (生物化學，微生物免疫學，分子生物學，結構生物學，生物資訊和生物工程學等)。 2. 具備基本英文聽說讀寫能力。 3. 非常歡迎具有研究熱忱和立志出國深造的夥伴加入～ 薪資待遇：依中研院標準，碩士44968元起，學士38388元起。 依表現彈性調薪。 聯絡資訊 陳詩允老師 Email: syting@as.edu.tw 請以email聯繫 WebSite: http://www.thetinglab.com/ Address: 中央研究院 分子生物研究所 N312室 應備文件：請備妥 1) 個人履歷, 2) 兩位推薦人的聯絡方式, 3) 能開始工作的時間, 4) 來信請加標題 “應徵研究助理” 至陳詩允老師電子信箱。 補充說明：我們是個有活力和研究熱忱的研究團隊，許多有趣的研究題目正等待您的加入～ 截止日期：2026-12-31

進行實驗操作、物性測試、性能測試

1.TFT Array元件結構設計、製程開發、元件特性分析、失效分析。 2.提出問題分析和解決方案以達客戶需求。 3.主管交辦事項。

1. 產件架設 2. 五軸銑床及大型立車操作 3. 協助生產

1.車輛維護、維修和故障排除 2.熟悉線路、接線和元件,並進行必要的维修或更换。 3.其他主管交辦事項

1. 網頁前後端開發經驗。 2. SQL資料庫觀念或使用經驗。 3. python/FastAPI開發經驗。 4. 網頁系統導入經驗。 5. 使用AI工具及應用。 6. 主管交辦及行政工作之協助。

1. 實驗室／無塵室廠務系統（電力、空調、純水、PCW、廢水、廢氣、一般／特殊氣體及消防系統）之操作、監控、巡檢與日常維護。 2. 系統運轉數據抄表、紀錄與建檔，確保無塵室溫濕度符合規範。 3. 依負載需求調整系統運作，執行節能與降載操作。 4. 純水與廢水系統操作管理（含藥洗、樹脂再生及放流水質管控）。 5. 廠務系統、無塵室與轄區環境巡視，異常即時處理與通報，並執行 6S 管理。 6. 日、夜班及假日工程監工與進度紀錄。 7. 因應停電、地震等突發狀況，執行系統緊急應變與復原。 *班別說明* 輪班制（做二休二或四班二輪） 日班 08:00–20:00／夜班 20:00–08:00