研發替代役專區

工作項目： 1. 藍牙功能測試 (IOP)、Stress、Aging及interference ...等測試 2. 規劃測試計畫，完成測試報告，問題追蹤與驗證 3. 分析測試結果，提供改善建議 4. 參與除錯工作，尋找、除錯、提出、重測bug 應徵條件： 無工作經驗可，有測試IC相關經驗者佳。

工作項目： 1. 負責設計、部署和維護 On-Premises k8s 叢集，確保其高可用性和可擴展性。 2. 監控 k8s 叢集的運行狀態，並針對問題進行及時處理和解決。 3. 建置自動化工具和腳本，以提高開發和運維效率。 4. 協助團隊進行 CI/CD 流程的建立和優化，以確保產品的快速交付和高品質。 5. 與開發團隊合作，協助解決各種與 k8s 相關的技術問題。 應徵條件： 1. 碩士以上; 資訊工程、資訊科學等相關科系畢業為主。 2. 具備良好的 Linux 系統管理和網絡知識，能夠快速定位和解決相關問題。 3. 具備相關的 k8s 叢集架設和維運經驗，熟悉 k8s 原理和核心組件。 4. 熟悉常用的 k8s 工具和相關生態系統，如 Helm、Kubernetes Operator等。 5. 熟悉 Ansible、Terraform、Jenkins 等相關自動化工具 6. 熟悉 Grafana、Prometheus、Loki 等相關監控工具 7. 具備 CI/CD 流程建設和優化經驗，理解 Docker、Git 和持續集成的基本概念。

大學以上，電機、資訊相關系所畢，具下列任一條件者佳： (1)熟C、C++、Assembly、Linux。 (2)具網路embedded system開發經驗。 (3)對網路如Ethernet, TCP/IP, NAT, QoS, Network processor/protocols/Architecture有興趣者。 (4)對網路產品，程式設計有興趣者。

1. 配合上市公司高階主管公務及主管交代行程進行接送。 2. 積極負責處理主管工作交辦事項；協助公司總務相關工作。 3. 配合度佳，機動性高，時間觀念佳，能配合一般日常及加班用車需求。 4. 行事成熟穩健、刻苦耐勞，為人忠厚老實且秉持積極負責任的態度。 5. 於執行公務時所獲悉之公司各項相關資料及訊息須謹守保密原則。 6. 無不良嗜好，不抽菸及不吃檳榔，重視個人清潔衛生。 7. 維持所有座車內外之美觀與清潔、熟悉汽車基本保養維護。 8. 面試時須出具良民證、無肇事紀錄證明。 9. 履歷請檢附個人近期大頭照片。 10. 具備1年以上主管司機經驗者尤佳。

工作項目： SSD專案 Leader，帶領團隊開發 SSD產品。 應徵條件： 1. 碩士以上; 電機工程、電信工程、電控工程、電子工程相關科系畢業為主。 2. 具5年以上相關工作經驗： (1) 精通 SATA interface protocol. (2) 精通 PCIe interface protocol. (3) 精通 NAND flash protocol. (4) 精通 LDPC演算法。 (5) 精通 Digital design流程或具其他相關經驗者為佳。

Verification for microprocessor designs. Desired skills and experience includes: 1. Experience in processor design verification: test planning, testbench development, and documentation 2. Knowledge of assembly language, C/C++ and/or SystemVerilog 3. Knowledge of SVA or UVM methodology for block and top level verification 4. Formal property checking/formal verification methodologies 5. Proficiency in scripting languages such as Python/Perl 應徵條件： 1. 碩士以上; 電子、電機、資工、電信、電控、資科等相關科系畢業為主。 2. 具相關工作經驗者尤佳。

Joining in specification definition, designing verification platform, developing behavioral models, and responsible for system and functional verification

1.Writing behavioral model 2.Responsible for functional verification

(1)大學以上電機、電子、資工、通訊相關系所畢 (2)熟悉或對 SoC ( Memory controller, On-chip bus architecture, Re-used IP ..), Ethernet, TCP/IP, NAT, QoS, Network processor/protocols/Architecture 有興趣者

徵才條件： 1. 碩士，大學&研究所均為電子電機相關科系畢業 2. 具3年以上相關工作經驗 3. 具備元件物理相關課程學分 4. 熟悉電子學或電子電路設計 5. 具積體電路 ESD 相關問題處理經驗或 I/O 電路設計經驗者尤佳 工作項目： 1. IC ESD、Latch up Review與改善 2. I/O Pads Design

工作項目： Switch/PON 數位IC設計 應徵條件： 1. 碩士以上，電機工程、電信工程、電子工程、通訊工程相關科系畢業為主 2. 具基本的DATA Communication通訊知識為佳 3. 具RTL電路設計、驗證、合成經驗 4. 熟悉邏輯、電子與電路設計等相關經驗者為佳

工作項目： 1. RMA, HTOL問題協助排除。 2. ESD/EOS可靠度問題協助排除。 3. power/PCB ESD相關 SI/PI分析 (Cable ESD)處理。 應徵條件： 1. 碩士以上；電機電子相關系所畢業為主；曾修習電子電路設計、半導體物理、元件物理課程。 2. 具2年以上半導體可靠度相關經驗者為佳。 3. 具處理 IC ESD or System ESD問題處理經驗者尤佳。

Job function: 1. Work with Digital Design team for Physical Design of SoC chips including top level floor planning, block partition, timing budgeting, power planning, block integration, whole chip timing closure, and tape out. 2. Responsible for physical design methodology research and development. 3. Cross site projects coordination and management. Requirement: 1. MS with 5+ years of experience in Physical Design. 2. Familiar with Unix/Linux environment and scripts. 3. Familiar with ASIC design flow. 4. Familiar with Physical Design EDA tools. 5. Good communication and team working skills. 6. Experience in handling large scale SoC chip implementation is a plus.

工作項目： 1. Responsible for ASIC Backend / Physical Implementation, including floorplan, power plan, physical synthesis, clock tree synthesis, routing, si, DFM, DRC/LVS in both hierarchical and low power designs. 2. Responsible for Physical Design flow research, development and automation. 應徵條件： 1. 大學以上電機資訊相關科系畢 2. 熟悉 IC 後段設計流程, 具相關 APR 經驗者佳. 3. 對於開發及推廣 Physical Design Flow 有興趣者. 4. 熟悉相關 tools(Astro, Encounter, IC Compiler)者尤佳 5. 具程式設計(TCL,Perl,C/C++)能力者佳。

工作項目： IC physical designer (APR) 應徵條件： 碩士以上; 電機工程、電子工程、資訊工程相關科系畢業為主

Key qualifications: 1. Master degree or above with EE or CS background 2. Familiar with SystemVerilog and Verilog 3. Exposure to OVM/UVM/VMM methodology 4. Exposure to constrained-random based verification environment 5. Exposure to create coverage model and drive coverage closure in including code/functional coverage. 6. Be able to develop a test bench from scratch Preferred qualifications: 1. Familiar with PCI/USB/SATA/Serdes 2. Familiar with Bluetooth 3. Familiar with SOC bus fabric and AXI/AHB/OCP bus protocols 4. Familiar DDR2/3/4 5. Familiar with any type of flash memory 6. Familiar SVA 7. Familiar Formal verification methodology 8. Experience of writing bootloader for ARM/MIPS CPUs 9. Perl/Python experience Job descriptions: 1. Test plan creation 2. Develop testbench, test cases, reference model, coverage model and regression suite 3. Run RTL and gate level simulation, debug failures, manage bug tracking 4. Drive and achieve coverage closure (MD17C0031)

Key qualifications: 1. MS degree or above with EE or CS background 2. Familiar with SystemVerilog and Verilog 3. Exposure to OVM/UVM/VMM methodology 4. Exposure to constrained-random based verification environment 5. Exposure to create coverage model and drive coverage closure in including code/functional coverage. 6. Be able to develop a test bench from scratch 7. Hands on working experience on unit/block/full-chip level verification 8. Good communication skill 9. Leadership/management experience is a plus. Job descriptions: 1. Plan the verification strategy for SOC projects 2. Hands-on verification task of some of the units 3. Work closely with the design teams. 4. Drive the verification team, problem-solving on day-to-day works 5. Provide the measurable metrics for project leads and upper management. 6. Bug/coverage trend identification. Foresee the possible issues and plan for them. (MD17C0031)

工作項目： SoC Physical Design 應徵條件： 1. 碩士以上;電機工程、電子工程、資訊工程相關科系畢業為主。 2. 具0年以上或2至3年相關經驗者為佳。 (MD1840015)

工作項目： Flash controller電路開發 應徵條件： 1. 碩士以上;電機工程、電信工程、資訊工程相關科系畢業為主 2. 具2年以上數位IC設計相關經驗者為佳 (MD1880018)

工作項目： 1. 先進製程 IO pad 電路設計, ESD 問題排除. IO pad SI/ PI 分析。 2. 特殊用途/ 規格 IO 的規格分析，電路設計與開發。 應徵條件： 1. 碩士以上；電機電子相關系所畢業，曾修習電子電路設計。 2. 工作經驗：具備GPIO或DDR IO 電路設計經驗為主, 若有半導體物理, ESD/Latch-up 問題處理經驗尤佳。 3. 年資不限, 有經驗優先考慮。