交大專區

參與先進製程下ASIC及其他產品的開發與導入。 支援新產品線，如CPO、IVR、cHBM......等技術的設計、驗證與量產導入。 與跨部門團隊合作，解決產品開發過程中的技術問題，確保專案順利執行。 持續追蹤先進半導體製程與新穎封裝技術的產業動態，提供技術建議。

1. 執行品質檢查程序以確保高品質產品的交付 2. 協調處理產品品質問題，以針對品質事件影響的材料，提供最適合的處置方案。 3. 確保過往項目中汲取的經驗教訓都能夠被採用，以改善品質管理流程。 4. 客戶品質溝通以及退貨授權（RMA）/故障分析（FA）管理。

類比、射頻、3D-IC矽中介層等電路全客製化佈局設計及自動化流程設計

1. Contribute to the development and enhancement of design methodologies for 2.5D and 3D IC advanced package design. 2. Lead the development of new design and signoff flows for physical, electrical, and thermal quality assurance. 3. Support package design teams in defining a tool roadmap for advanced package design. 4. Contribute to interposer designs, advanced package designs, and test vehicles for the product design roadmap and feasibility. 5. Represent the Package design team in customer engagements for advanced package designs.

負責GPU IC產品開發、IC後段驗證，良率提升，以及客戶問題除錯

我們誠摯招募具高度熱忱且具備一定經驗的製程與元件開發專才，致力於為聯發科技（MediaTek）的內部產品及客製化晶片（ASIC）開發先進製程平台。 在此職務中，您將負責評估最尖端的半導體製程節點（如 2nm、1.4nm、FinFET、GAA/Nanosheet 等），推動設計與技術協同最佳化（DTCO），並確保晶圓代工廠的製程能力與我們的產品藍圖完美契合，以實現最佳的功耗、效能與面積（PPA）表現。 主要職責： 1.技術評估、晶圓代工廠合作對接（Foundry Interfacing）以及製程與元件開發。 2. 元件目標規格設定，以及標準元件庫（Library）／模型（Model）／製程設計套件（PDK）之對齊與驗證。 3. 製程客製化與Post-silicon tuning，以最大化產品效能。 4. 推動製程端之設計與技術協同最佳化（Process DTCO）。 5. 針對良率（Yield）與可靠度（Reliability）開發DFM。 6. 先進製程技術之先期研究（Process technology pathfinding）。

1) 設計與建置 IT 客服 AI 支援方案 (如：服務品質監控、智慧助理)。 2) 應用 IaC (基礎設施即程式碼) 原則，管理終端設備及用戶問題排除。 3) 分析全球 IT 客服營運數據，優化服務流程及使用者體驗。 4) 持續研究與導入新技術趨勢並提出改善建議 (如：無密碼驗證、WoA、AI PC)。 1) Design and implement AI-driven IT Helpdesk support solutions (Quality Assurance, Helpdesk Assistant) to enhance service quality. 2) Apply IaC (Infrastructure as Code) principles to manage OA endpoints, issue resolution and user requests. 3) Analyze Global Service Desk operations and leverage data to optimize support processes and user experience. 4) Continuously research and adopt new workplace tech. and trends, proposing improvements. (e.g., Passwordless, WoA, AI PC)

1. CPU system design and performance analysis 2. System bus architecture and integration 3. IP and system verification

我們正在尋找一位同時精通 AI 與晶片設計的專家，能夠將人工智慧技術應用於晶片設計流程，提升生產力與產品品質。此職位需要具備 IC 設計知識，以及機器學習／生成式 AI 的專業能力，能夠主動發掘並定義創新機會，設計可行且穩定的解決方案，並優化設計流程。若您對晶片設計流程優化及數位 IC 設計有相關經驗，將會是加分項目。 我們歡迎對跨領域創新充滿熱情、喜歡處理複雜資料並挖掘洞見、勇於挑戰的工程師或資料科學家加入我們的小型多元團隊。您將透過快速迭代，為 MediaTek 的晶片設計流程提供最合適的 AI 解決方案。 軟實力方面，您需具備主動積極的態度、持續學習與適應新知的能力、優秀的溝通技巧，以及跨部門協作的能力。硬實力方面，您需擁有扎實的程式設計能力，並具備足夠的 IC 設計與 AI 技術知識。

職責要求 ．遵守公司工作指南進行維運作業 ．依照排程執行例行性設備檢修（變壓器、電纜接線、太陽光變頻器等） ．支援現場故障排除，快速回應異常狀況 ．分包商管理與監工，並進行完工檢查 ．確保所有作業符合公司標準與安全規範 ．負責工作記錄保存，並定期回報主管進度與完成事項 ．其他主管交辦事項 任職資格 ．具備3年以上電力（高壓）或太陽能相關工作經驗 ．高機動性，能配合調動與出差 ．開朗好溝通，具團隊精神，願意接受公司培訓 ．抗壓性佳，具自我管理能力，能獨立作業 ．具手排駕照 ．具基本英語能力 ．具工業配線或機電相關專業證照者佳，無亦可 ．電機相關科系畢業者佳

1. 設計、開發及維護內、外部Web資訊系統，主要技術為 C#、.NET 6 及 MSSQL。 2. 作為旅遊系統廠商的溝通窗口，負責需求彙整、反饋與系統優化，確保穩定運行。 3. 與各部門協作，推動系統應用以提升工作效率。 4. 負責系統維運，包括問題診斷、故障排除及效能優化。 5. 管理委外開發廠商，確保專案品質與時程進度。

1. 設計、開發及維護內、外部Web資訊系統，主要技術為 C#、.NET 6 及 MSSQL。 2. 作為旅遊系統廠商的溝通窗口，負責需求彙整、反饋與系統優化，確保穩定運行。 3. 負責系統維運，包括問題診斷、故障排除及效能優化。

職責要求 資安分析（Cyber Analysis） • 監控 SIEM（安全資訊與事件管理）系統，分析警示並依流程進行通報與升級處理 • 協助資安事件初步分流與調查，紀錄分析結果並支援事件應變作業 • 分析釣魚郵件、惡意程式指標及異常網路活動，並將複雜事件升級處理 • 協助弱點掃描與追蹤，優先排序修補項目並驗證修復結果 • 參與偵測規則與告警邏輯優化，降低誤報並提升偵測準確性 • 協助製作資安報告、指標儀表板與內部簡報 • 持續關注資安威脅、漏洞與攻擊手法（特別是國防與海事科技領域） IT營運（IT Operations） • 管理與維護IT基礎設施（包含設備配置、帳號管理與權限控管） • 維運SaaS工具、協作平台與身分管理系統（如Google Workspace、Okta、Jamf等） • 提供內部技術支援，排除硬體、軟體與網路問題（遠端工作環境） • 協助推動IT資安政策（如設備管理、加密標準與使用規範） • 支援新進／離職流程（帳號與設備開通與關閉） • 維護IT資產與文件（如網路架構圖、操作手冊、SOP） • 與資安團隊合作，確保IT營運符合資安與合規要求 任職資格 •具備3年資安、IT支援、系統管理或相關經驗 •熟悉基本網路概念（TCP/IP、DNS、DHCP、VPN、防火牆）與作業系統（macOS / Linux / Windows） •了解資安基本概念（威脅偵測、事件應變、弱點管理、權限控管） •熟悉IT管理工具（如MDM、身分管理或端點管理系統） •具備良好問題解決能力，可獨立分析與排除技術問題 •具備良好溝通與文件撰寫能力（能與技術與非技術人員溝通） •主動積極，具備跨資安與IT領域學習意願 •具資安、資訊、資工相關學歷或同等實務經驗 加分條件（Preferred Qualifications） •具備相關證照（如CompTIA Security+、Network+、CySA+等） •熟悉SIEM工具（如Splunk、Elastic、Microsoft Sentinel） •具備雲端平台經驗（AWS / GCP / Azure）與基本雲端資安概念 •具備腳本或自動化能力（Python、Bash、PowerShell） •熟悉國防資安規範（如NIST 800-171、CMMC） •曾於新創或小型團隊工作，具備彈性與主動性

職責要求 1.負責電控部門管理，包含人員管理、工作分配、技術指導及專案進度控管。 2.規劃自動化控制系統架構，涵蓋 PLC、工業電腦（IPC）及 PC-Based Control 等控制系統應用。 3.主導控制盤、電機控制及變頻器系統設計，並審核相關設計文件與控制邏輯。 4.統籌電控程式開發，包含 PLC、HMI、SCADA、PC-Based 控制程式及設備整合。 5.協調機構、軟體及組裝團隊，解決專案技術問題，確保設備順利導入與運轉。 6.建立電控設計規範與技術標準，持續提升團隊技術能力及開發品質。 7.負責重大專案技術規劃與跨部門整合，提供技術支援及人才培育。 8.配合專案需求，提供設備安裝、測試及技術支援。 任職資格 1.具 5年以上自動化控制或電控相關工作經驗，並具團隊管理或專案帶領經驗。 2.熟悉 PLC、工業電腦（IPC）或 PC-Based Control 自動化控制系統。 3.具備控制盤、電機控制及變頻器應用實務經驗。 4.熟悉 HMI、SCADA 或其他工業控制介面規劃。 5.具備跨部門溝通協調、技術整合及問題分析能力。 【加分條件】 •熟悉 ABB 變頻器應用。 •熟悉 C#、.NET、TwinCAT、Codesys 或其他 PC-Based Control 平台。 •具工業通訊（EtherCAT、Modbus、Profinet 等）整合經驗。 •具機器視覺、運動控制或自動化設備整合經驗。 •曾帶領電控團隊或建立技術標準。

職責要求 1.負責機構設計部門管理，包含人員工作分配、進度管理、技術指導及設計品質控管。 2.主導自動化設備機構設計規劃，依客戶需求進行方案評估、結構規劃及開發導入。 3.審核機構設計圖面與工程文件，確保設計合理性、加工可行性及設備穩定性。 4.統籌設備開發專案執行，協調機構、電控、組裝及相關單位，確保專案進度與品質。 5.負責設計改善與技術優化，包含機構問題分析、試機驗證及設備效能提升。 6.建立機構設計流程與技術標準，提升團隊設計效率及工程品質。 7.培育機構設計團隊能力，協助工程師技術提升與經驗傳承。 8.配合客戶需求及專案安排，提供現場技術支援與設備安裝調整。 任職資格 1.具 5年以上自動化設備機構設計經驗，並具團隊管理或專案帶領經驗。 2.熟悉自動化設備機構設計流程，具備從需求評估、設計開發至試機驗證之完整經驗。 3.熟悉 SolidWorks、AutoCAD 等機械設計工具。 4.具備機構設計、零組件選型、加工製程及設備組裝相關實務經驗。 5.具備問題分析與改善能力，能有效協調跨部門合作。 6.具良好的領導能力、溝通協調能力及專案管理觀念。 7.能進行設備安裝與技術支援。 【加分條件】 •具客製化自動化設備設計經驗。 •熟悉機械手臂、治具、精密機構或智慧製造設備應用。 •具機構標準化、模組化設計或設計流程改善經驗。 •曾帶領機構設計團隊或擔任設計主管職務。

職責要求 1.負責高鐵月台門（Platform Screen Door, PSD）機電設備之品質管理與現場巡檢。 2.執行設備安裝、施工品質查驗，確認符合施工圖說、規範及相關標準。 3.監督施工品質，追蹤缺失改善及矯正措施，確保工程品質符合要求。 4.配合設備測試（Testing & Commissioning）、功能驗證及驗收作業。 5.審查施工文件、品管紀錄、檢驗報告及相關工程文件。 6.與業主、監造單位、施工團隊及協力廠商進行工程協調與溝通。 7.協助工程進度、品質及安全管理，並完成主管交辦事項。 任職資格 1.專科以上，電機、電子、自動控制、機械、機電等相關科系。 2.具 2年以上機電工程、軌道工程、公共工程或設備安裝相關經驗。 3.具施工品質管理、設備測試或工程監造經驗尤佳。 4.熟悉AutoCAD及Office文書作業。 5.具備良好的溝通協調能力及問題分析能力。 6.能配合工程現場作業及必要時加班。 【加分條件】 1.曾參與高鐵、捷運、鐵路、機場等大型公共工程。 2.熟悉月台門（PSD）、號誌、電力、弱電或自動控制系統。 3.具備公共工程品質證照（機電）、職業安全衛生相關證照尤佳。 4.具機電系統測試（T&C）經驗者優先錄用。

◆佛教慈濟醫療財團法人資訊室軟體開發工程師（工作地點：台北慈濟醫院） 1.大學（含）以上，醫學資訊、資訊科學、資訊管理、資訊工程相關科系畢業。 2.工作經驗不拘，有資訊相關產業背景尤佳。 3.具資料庫、演算法知識及資訊技能： 　(1) 主要 　 A．熟悉 Flutter 框架與 Dart 語言、 　 B．熟 Widget 架構、狀態管理（如 Riverpod、Bloc）、 　 C．熟 UI/UX 具原生感的設計具備與原生平台（Android/Swift）互操作的基礎（透過 platform channel） 　(2) 熟 Firebase 整合、Flutter Web、測試（unit/integration test） 　(3) 有跨平台 Plugin 開發或底層原生開發經驗 　(4) Java，PHP，Python, Visual Basic.Net,ASP.Net, MSSQL， Oracle，MySQL， Javascript, CSS 。 4.學習能力強， 對程式開發及軟體工程具有熱情，願意嘗試新的技術及架構。 5.具良好的溝通能力，團隊配合度高。 6.依個別資歷、工作表現、職務內容等， 每月提供經驗年資薪、技術津貼、每季提供績效獎金。 說明：此為佛教慈濟醫療財團法人徵才，詳情請至慈濟醫療財團法人人力銀行網頁查詢 ==================================================== ※慈濟醫療資訊介紹： 醫療是系統的主人：恪守正規軟體工程規劃　慈濟醫院達標數位化IT https://reurl.cc/o5M6Lv 我們正在尋找勇於接受技術挑戰、自我要求高度成長的夥伴～ 我們提供最激勵人心的員工福利、培訓和發展計劃，創造一個能充分發揮潛⼒的環境， 期待追求⾃我挑戰、求新求變的夥伴加入。 透過「Mentor」導師制、「Coaching」教練制之人才培育制度，推動新人培訓，讓資 深 具經驗之人員或主管進行業務指導和經驗傳授，提供新人在入職初期能夠按照前人步 驟、循序漸進的適應公司職務與文化，並且可同時增進新舊同事之間的交流、提供除了 制式規定之外的支持與關懷協助。 歡迎有【熱忱】、【追求極致】、【樂於團隊合作】的夥伴一同打造先進的醫療資訊！ 我們要成為最頂尖的醫療資訊人才，你準備好作台灣醫療資訊的領頭羊了嗎？ 慈濟醫療資訊竭誠歡迎您的加入～ ====================================================

Senior Mechanical System Design Engineer / Lead 想參與半導體與智慧工廠自動化設備的規劃設計嗎？ 正笙科技專注於半導體、自動化設備及智慧工廠整合，誠摯邀請具備設備規劃與機械設計經驗的您加入，共同打造客戶最佳的自動化解決方案。 ________________________________________ 工作內容 •與客戶進行需求訪談及技術方案討論 •規劃自動化設備、輸送系統及整體機械方案 •使用 SolidWorks 完成設備3D設計及組立 •繪製加工圖、組立圖及建立BOM •評估設備成本並協助技術報價 •與電控、軟體及製造團隊協同完成專案 •協助設備試車、改善及設計優化 •-（主管職）帶領機械設計團隊，建立設計標準與技術傳承 ________________________________________ 我們希望您具備 •機械相關科系畢業 •5年以上自動化設備或機械設計經驗 •熟悉 SolidWorks、AutoCAD •具獨立規劃、設計及解決問題能力 •具客戶技術簡報或方案提案經驗尤佳 •具半導體、自動化設備或智慧工廠經驗者優先 ________________________________________ 加入正笙科技，您將有機會 •參與半導體及科技產業大型自動化專案 •從需求規劃到設備建置，全程參與專案執行 •發揮技術專長，打造高效自動化解決方案 •與優秀團隊共同成長，成為公司技術核心

RTL coding - Required • Proficient in SystemVerilog and Verilog HDL for synthesizable RTL精通 SystemVerilog 和 Verilog HDL，能夠寫出可綜合的 RTL 程式碼 • Solid understanding of synchronous design, clocking, and reset strategies紮實的同步設計、時脈控制與重設策略知識 • Experience with clock domain crossing (CDC) techniques and metastability handling具備時脈域交叉 (CDC) 技術與亞穩態處理經驗 • FSM coding, pipelining, and retiming for timing closure熟悉有限狀態機 (FSM) 編碼、管線和時序重整化以實現時序收斂 • Familiarity with low-power techniques: clock gating, isolation cells, retention flops熟悉低功耗技術：時脈門控、隔離單元、保持觸發器 • Writing RTL that meets area, power, and performance (PPA) targets能夠編寫滿足面積、功耗和效能 (PPA) 目標的 RTL 程式碼 Microarchitecture - Required • Ability to implement designs from a microarchitecture specification能夠根據微架構規範實現設計 • Working knowledge of AMBA protocols: AXI4, AHB-Lite, APB熟悉 AMBA 協定：AXI4、AHB-Lite、APB • Understanding of data path design, FIFOs, arbiters, and flow control logic理解資料通路設計、FIFO、仲裁器和流控制邏輯 • Familiarity with SoC integration concepts: interrupts, address maps, register files熟悉 SoC 整合概念：中斷、位址對映、暫存器文件 • Experience writing or contributing to microarchitecture specification documents具備編寫或參與微架構規範編寫的經驗文檔 Functional verification Required • Experience writing directed and self-checking RTL testbenches in SystemVerilog具備使用 SystemVerilog 撰寫定向與自我檢測 RTL 測試平台的經驗 • Familiarity with UVM methodology; ability to develop UVM agents or sequences熟悉 UVM 方法論；能夠開發 UVM 代理或序列 • Able to interpret coverage reports and drive functional coverage closure能夠解讀覆蓋率報告並推動功能覆蓋率的收斂 • Experience using simulation tools (VCS, Questa) for debug and regression具備使用模擬工具（VCS、Questa）進行調試和回歸測試的經驗 • Exposure to formal property verification (assertions, assumptions, cover points) 熟悉形式化屬性驗證（斷言、假設、覆蓋點） Design sign-off - Required • Reading and interpreting STA reports; understanding setup/hold slack and critical paths能夠閱讀和解讀 STA 報告；理解建立/保持時間裕量和關鍵路徑 • Awareness of CDC and RDC lint checks; able to resolve common violations了解 CDC 和 RDC 代碼檢查；能夠解決常見違規問題 • DFT awareness: scan chain insertion, test mode design considerations了解 DFT：掃描鏈插入、測試模式設計注意事項 • Ability to work with PD feedback and make RTL changes to resolve place-and-route issues能夠根據 PD 回饋進行 RTL 修改，以解決佈局佈線問題

職責要求 RTL Coding Required • Expert-level SystemVerilog / Verilog HDL for synthesizable RTL精通 SystemVerilog/Verilog HDL，能夠寫出可綜合的 RTL 程式碼 • Deep understanding of clocking, reset strategies, and clock domain crossing (CDC) 深入理解時脈、重設策略和時脈域交叉 (CDC) • Proficient in finite-state machine (FSM) design and pipeline microarchitecture精通有限狀態機 (FSM) 設計與管線微架構 • Low-power design techniques: clock gating, power gating, multi-Vt, retention flops低功耗設計技術：時脈門控、電源閘控、多閾值電壓 (Vt)、保持觸發器 • Experience coding to timing closure constraints and meeting PPA targets具備根據時序收斂限制進行編碼並達到 PPA 目標的經驗 Microarchitecture Required • Ability to own microarchitecture spec from concept to sign-off能夠獨立完成從概念到最終定稿的微架構規範 • Strong grasp of on-chip interconnects: AXI4, AHB-Lite, APB, TileLink, CHI/ACE精通片上互連：AXI4、AHB-Lite、APB、TileLink、CHI/ACE • Cache coherency, memory subsystem, and NoC design experience具備快取一致性、記憶體子系統和片上網路 (NoC) 設計經驗 • Skilled in defining and documenting microarchitecture specification documents能夠定義和編寫微架構規範文檔 • Ability to drive design partitioning and IP integration at SoC level能夠在 SoC 層級推動設計劃分和 IP 集成 Functional Verification Required • Familiarity with UVM / OVM testbench methodology熟悉 UVM/OVM 測試平台方法 • Ability to write self-checking RTL testbenches能夠撰寫自我檢測測試RTL 測試平台 • Coverage-driven verification planning and closure覆蓋率驅動的驗證規劃與收尾 • Experience with formal property verification (JasperGold, VCFormal) 具備形式化屬性驗證經驗（JasperGold、VCFormal） Design Sign-off Required • Static timing analysis (STA) review and ECO coordination靜態時序分析 (STA) 審查和工程變更協調 • CDC / RDC lint and equivalence checking (Conformal, Spyglass) CDC/RDC 程式碼檢查和等效性檢查（Conformal、Spyglass） • DFT-aware design: scan insertion, BIST, JTAG / boundary scan考慮可設計性的設計：掃描插入、BIST、JTAG/邊界掃描 • Familiarity with PD handoff flow and P&R feedback loops熟悉 PD 交接流程和佈局佈線回饋迴路 Technical Leadership Required • Lead a team of 4–10 RTL designers across one or more IP blocks領導一個由 4-10 位 RTL 設計師組成的團隊，負責一個或多個 IP 模組 • Define and enforce RTL coding guidelines and review standards制定並執行 RTL 編碼規範和審查標準 • Mentor mid-level and junior engineers; conduct technical career development指導中級及初級工程師；進行技術職涯發展規劃 • Drive design schedule, milestone tracking, and risk identification推動設計進度、里程碑追蹤和風險識別 • Interface with DV, DFT, PD, and software teams — own design integration與設計驗證 (DV)、測試驗證 (DFT)、產品開發 (PD) 和軟體團隊對接—負責設計集成 • Represent RTL design in architecture reviews and cross-functional meetings代表 RTL 設計參與架構評審與跨職能會議 任職資格 • B.Sc in Electrical / Electronic Engineering or Computer Engineering; M.Sc preferred • 3 or more successful ASIC tapeouts in a lead or senior contributor role • Excellent written and verbal communication — able to author clear micro-arch specs • Comfortable driving cross-team technical decisions under schedule pressure • Strong debugging mindset: able to root-cause simulation failures and silicon bugs